華為拋「韜定律」定調半導體新規則，麒麟2026晶片曝光。（示意圖：shutterstock／達志）
不靠先進製程也能升級？華為拋「韜定律」定調半導體新規則，麒麟2026晶片曝光。（示意圖：shutterstock／達志）
據《澎湃新聞》報導，當主導全球半導體產業半世紀的「摩爾定律」逐漸失靈，在先進光刻技術取得受限且成本效益不再划算的背景下，華為正式提出「韜（τ）定律」，作為接下來指導半導體行業發展的新規則。
5月25日，2026國際電路與系統研討會在上海舉行，華為公司董事、半導體業務部總裁何庭波發表主旨演講，正式發表「韜定律」。這是中國在全球半導體領域首次提出指導產業發展的新原則。同一天，何庭波在中國科學院科技論文預發布平台上發表署名論文，詳細說明該定律。
華為提出，以「時間（τ）縮微」替代傳統的「幾何縮微」，作為半導體與電子系統演進的新指導原則。透過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升電晶體密度，從而實現系統持續演進。
在半導體產業大部分歷史中，主要任務只有一個：縮小電晶體尺寸。摩爾定律指出電晶體密度約每兩年翻倍，丹納德縮放理論補充了電壓與尺寸成比例縮小。兩者共同作用，在近五十年間實現了每瓦性能與每美元性能的指數級成長。
然而何庭波明確指出，這一行業契約如今已不再適用。在7奈米節點之後，幾何縮放不再帶來顯著效益；2奈米節點的尖端晶片設計預算已超過10億美元。對華為這類難以取得最先進光刻技術的企業而言，限制來得更早、影響也更嚴重。
過去六年，華為半導體團隊在手機SoC、AI加速器、系統架構與封裝等領域深入研究，最終結論是：答案不在於採用新的製程節點或電晶體架構，而在於改變主要的優化目標本身。未來十年電子系統的發展方向應是「時間縮放」——系統性降低堆疊每一層中的單一特徵時間常數τ，從皮秒級的電晶體開關，到秒級的數據中心工作負載響應。
何庭波在論文中解釋，摩爾定律本質上並非幾何形狀，而是對最終用戶影響最大的技術。更小的電晶體之所以提升性能，是因為切換速度更快；更密集的互連線之所以提升性能，是因為信號傳輸距離更短。每一代技術帶來的本質上都是時間的縮短。幾何縮微僅僅是壓縮時間的工具，而時間本身應被用作主要衡量標準。
「韜定律」的核心技術是「邏輯折疊」。華為將其描述為從傳統平面2D布局轉向垂直堆疊架構，多個平面邏輯層沿Z軸向上折疊——就像從單層住宅轉向多層建築，透過電梯連接樓層。目標是在不完全依賴電晶體尺寸縮小的情況下，透過減少信號傳播距離、縮短關鍵路徑、提升有效電晶體密度來實現性能提升。
何庭波在大會上宣布，「麒麟2026」手機晶片是邏輯折疊技術的首次成功實施。該晶片基於全新的自由邏輯設計理念，由單層擴展至雙層，實現電晶體密度等指標大幅提升。在固定製程節點下，邏輯折疊實現了55％的電晶體密度階躍式提升，以及41％的能效增益。
華為透露，今年秋季將發布新的麒麟手機晶片，完整採用邏輯折疊技術。未來十年將持續走向全面折疊，甚至更多層折疊，優化從器件、電路到晶片和系統的全棧性能。
華為強調，韜定律不僅是理論，更已透過大量實證驗證。從2020年5月到2026年5月，華為半導體設計並量產了381款晶片，服務於手機、人工智慧、汽車、工業和基礎設施市場。在這些產品組合中，τ縮微理論得到了驗證。
論文預計，到2031年，基於韜定律的高端晶片電晶體密度將達到1.4奈米製程的同等水平。CPU核心頻率預計2029年達4GHz以上，麒麟SoC能效在三到五年內典型使用下將提升一倍以上，人工智慧硬體集成度預計到2035年成長100倍以上。
何庭波表示：「我們的解決方案走得通、走得遠。新晶片的性能完全可以持續對標另外一條路徑。」
Omdia中國區半導體分析師總監何暉分析，韜定律的原理是將通信網路中高傳輸、低時延的原理運用到晶片內部，而不只是單純依賴先進製程帶來的微縮空間。在先進製程受限的當下，華為結合自身通信技術優勢，透過改進介質等方式彌補物理極限限制，尋求其他技術突圍路徑。
奧爾布賴特石橋集團合夥人保羅·特里奧洛則指出，這在技術上並非全新——英偉達的優勢在於系統級集成，AMD追求小晶片堆疊，蘋果M系列成功也歸功於記憶體本地化及軟硬體垂直集成。華為的做法是將這些趨勢提煉並提升為全面的後摩爾時代解決方案。
上海財經大學特聘教授胡延平認為，「韜定律」解鎖了華為式的晶片計算時空觀，以自由邏輯設計、物理優化縮常數、邏輯折疊增密度、全棧協同提效率、系統重構降時延，是一種不同於過往製程精度視角的新體系。
何庭波最後表示：「未來一定屬於開放合作。在韜定律的路徑下，我們期待與全球科學家、工程師和產業夥伴緊密合作。」
2026/05/26 10:42
轉載自中時新聞網: https://www.chinatimes.com/realtimenews/20260526001793-260409
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