Kirin 2026功耗面積雙降！華為「韜定律」V2版論文公開，3D晶片設計從模塊級細化到單元級。（示意圖：shutterstock／達志）
據觀察者網報導，中國科學院科技論文預發佈平台ChinaXiv 7月3日公示最新論文，華為半導體負責人何庭波發表《面向多層級電子系統的時間縮微理論》（韜定律）V2版本，較5月發佈的V1版新增量產實測數據與工程細節，明確給出Kirin 2026與Kirin 9030 Pro在電壓、頻率、功耗、面積與功率密度等維度的量化對比，使該理論從概念框架進一步延伸至系統級技術路徑展示。
【理論架構升級】V2整合8章體系 新增核心技術示意圖
新版論文將V1引導段落整合為8章完整論述，章節邏輯與技術分層更加清晰。新增多張原理與實物示意圖，涵蓋τ分層時空模型、LogicFolding架構、鍵合界面截面、Unified Bus互連架構、Hi-ONE光引擎等核心技術，使「時間縮微」理論的工程意涵更具象。
【工程突破】LogicFolding齒比概念 3D設計從宏觀走向微觀
V2版重點細化LogicFolding的「齒比」概念。論文顯示，當混合鍵合間距接近頂層金屬布線尺寸時，3D設計空間可從傳統的「功能模塊級離散優化」轉向「電路單元級連續優化」，實現更接近全局最優的垂直邏輯劃分。簡單來說，過去3D堆疊只能按功能區塊分層設計，現在可以在更細小的電路單元層級進行優化，設計彈性與效率大幅提升。
【實測數據公開】Kirin 2026對比Kirin 9030 Pro 多角度量化驗證
新版論文新增量產實測數據表，明確對比Kirin 2026與Kirin 9030 Pro在電壓、頻率、歸一化功耗、面積與功率密度等角度的表現。這部分內容使V2版本相較V1更加強調工程驗證與量化支撐，理論的可行性獲得實際數據背書。
【技術路線圖】移動端與AI端雙線並進
V2版進一步細化全場景技術路線圖。移動端方面，論文補充TSV從頂層金屬下移至M6層、多有源層堆疊等演進路徑，有助於提升晶片內部垂直連接的效率並縮小整體面積。AI端則明確Ascend系列加速器迭代節奏，並圍繞Unified Bus、Hi-ONE光引擎等技術展示後續演進方向，為AI算力提升鋪路。
2026/07/04 18:43
轉載自中時新聞網: https://www.chinatimes.com/realtimenews/20260704002544-260409
Post gallery
