韜定律的極限在哪？連線延遲直接降500倍，專家曝AI系統每年快10倍。（示意圖：shutterstock／達志）
面對摩爾定律逼近物理極限，華為於5月25日在國際電路與系統研討會上，由半導體業務部總裁何庭波發表全新「韜（τ）定律」，成為大陸企業首度在全球半導體領域提出引領產業發展的新原則。觀察者網特別專訪資深晶片專家、《晶片簡史》作者汪波，深入拆解這項技術的內涵與挑戰。
汪波解釋，過去業界主要靠「幾何縮微」——把晶體管做小——來提升晶片性能。但問題來了：晶體管愈小、開關愈快，連接它們的導線卻愈細、延遲反而拉長。早期延遲不嚴重，但隨著晶體管密度每兩年翻倍，記憶體讀寫速度被互連瓶頸拖累。韜定律就是為了解決這個時間延遲問題，在不依賴尺寸縮小的前提下，直接降低晶片、電路到系統層級的延遲。
汪波強調，時間與空間是一體兩面。縮小尺寸本來就能讓晶體管變快，也算是一種「時間縮微」；華為的「邏輯折疊」則是直接縮短信號傳輸路徑，達到同樣目的。韜定律與摩爾定律並不矛盾，而是互補。更貼近用戶本質：大家在乎的是處理資訊要花多少時間，不是用了幾顆晶體管。這條新路徑，甚至可在沒有最先進光刻機的情況下，做出綜合性能相當的晶片。
華為提出的「邏輯折疊」，與業界已有的3D堆疊封裝看似相似，實則大不同。汪波指出，傳統3D堆疊是先做好平面設計，再一層層疊起來；邏輯折疊則是一開始就把功能模組分布在3D空間，上下層垂直連動，關鍵路徑更短、延遲更低。
這項創新不限於晶片層級，還包括系統層（減少電路板間延遲）與電路層（上下層電路模塊互連）。其中電路層挑戰最大，需要極細的互連線間距（可能小到1~2微米），對工藝與設計都是考驗。但總體目標一致：在不縮小晶體管尺寸下，壓低時間常數τ。
針對AI數據中心，華為提出三招減少數據傳輸延遲。汪波說明：
第一，統一總線（UB）。傳統晶片間多種協議轉換，每次轉換都增加延遲；改用單一協議後，延遲可從數十微秒降至0.1微秒，降低500倍。
第二，高密度光互連節點引擎（Hi-ONE）。以光纖取代銅纜，銅纜慢、耗電又笨重；光互連不僅延遲低、功耗省，每個模組還可達8Tb／s傳輸速率。
第三，3D折疊。傳統2.5D設計中，GPU變大，周邊記憶體只能線性增加，形成瓶頸。3D折疊直接把記憶體堆疊在GPU上方，面積同步擴大，讓計算與存儲等速成長。
汪波點出韜定律推廣的短長期挑戰。首先，這是全新的設計方法學——工程師從一開始就要在三維空間佈局，學校教的設計流程都得改。其次，現有EDA工具幾十年才發展出全流程，要適配邏輯折疊，需要時間開發新工具。第三，良率與散熱：上下層海量互連要求極高對齊精度（間距可能小於1微米），散熱也需專屬熱管理。
不過汪波相信，華為應已在這些方面做了不少探索。
何庭波在演講中提到，AI時代正逆轉過去計算與存儲分離的趨勢，兩者重新走向緊密整合。汪波認為，華為的3D折疊正是讓計算和存儲在3D空間更緊湊堆疊，進一步縮短距離。未來產品可能在設計階段就將兩者有機融合，改變當前計算與存儲廠商各自為政的產業結構。
華為論文預測，韜定律的微縮因子α依應用場景不同：移動設備約每年1.3倍，自駕系統約1.5倍，AI系統最高可達每年10倍。但物理限制終究存在，是否會像摩爾定律一樣碰到牆？
汪波轉述，華為技術專家在5月26日報告中被問到同樣問題，對方回答：短期內還看不到邏輯折疊的邊界，工程師的職責就是未來遇到障礙再解決。汪波舉例，1970年代曾有人預估晶體管極限是150奈米，後來早已超越。這就像剝洋蔥，極限會不斷被重新定義。
面對美國制裁，華為這條新路徑備受關注。汪波指出，現有晶片業高度依賴先進製造，即使有好創意也可能卡在產能與成本。韜定律重新凸顯「設計」的價值，讓創意不再被製程綁架，即使不用最先進設備，也能做出性能媲美高階製程的晶片。設計與製造將達到新平衡，改變產業格局。
華為論文設定目標：預計2031年，基於韜定律的高階晶片電晶體密度可達1.4奈米製程同等水準；2035年AI系統硬體整合度成長100倍以上。汪波認為，這為國內發展高端EUV光刻機爭取到9年左右的戰略窗口。雖然EDA、散熱等問題仍需逐一攻克，但這條新路徑令人期待。
至於半導體是否可能出現如當年晶體管取代電子管的革命，汪波指出學術界已探索數十年。電子管無法縮微，才被晶體管取代。未來有三條路：第一條「延續摩爾」（More Moore）繼續縮小尺寸，但紅利遞減；第二條「擴展摩爾」（More than Moore）靠堆疊提高密度；第三條「超越摩爾」（Beyond Moore）改用新材料，如碳奈米管或記憶電阻器。不過工業界短期仍傾向利用現有製程，只有前兩條路走不通時，新材料才會成為主流。
2026/06/05 09:04
轉載自中時新聞網: https://www.chinatimes.com/realtimenews/20260605001331-260409
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