台積電先進封裝技術暨服務副總經理何軍。圖／張珈睿
AI算力需求推動先進封裝高速升級。台積電（2330）先進封裝技術暨服務副總經理何軍11日表示，台積電CoWoS已進入5.5倍光罩尺寸高量產，多項AI客戶產品良率超過98％、部分甚至達99％；隨公司維持每年推出新一代封裝技術的節奏，預計2029年將進一步推進至14倍光罩尺寸。產能方面，台積電過去三年CoWoS產能幾乎每年倍增，目前已擁有10座先進封裝廠，先進封裝對公司營運及獲利的貢獻也持續提高。
何軍於OCP APAC Summit發表專題演說指出，AI對算力近乎無止境的需求，正推動CoWoS、SoIC與3DIC技術快速成長。AI應用也由資料中心訓練，逐步擴散至智慧型手機、PC、AR／VR、機器人及汽車，帶來更多元的效能、功耗、尺寸及可靠度需求，半導體元件與系統業者必須展開更緊密的協同開發。
他表示，未來AI先進封裝將以先進邏輯晶片為核心，結合HBM、Chiplet、SoIC混合鍵合、主動式橋接晶片、整合式電壓調節器、電容及矽光子。中介層的角色也將不再只是提供晶片間連接，而會逐步整合運算、供電及光互連功能。
何軍指出，電子訊號適合運算，但進入高速資料傳輸後，光子在能源效率方面更具優勢，矽光子因此將成為下一階段AI封裝整合的重要方向。隨不同功能晶粒及光電元件被整合至同一封裝，先進封裝也為系統廠創造更多架構創新的空間。
除CoWoS外，台積電亦持續推進SoIC真正3D堆疊。何軍表示，SoIC混合鍵合可提供逾50倍互連密度，以及約5倍能源效率；台積電自去年起，6 微米間距混合鍵合技術已進入高量產，預計至2029年進一步導入約4.5微米間距技術，並朝A14對A14等先進晶片堆疊前進。
他進一步說明，Chiplet的效益不僅是突破單一晶片光罩尺寸限制，也能將類比與運算區塊拆分，降低所有功能同步轉進最先進製程的成本。透過晶粒篩選、配對及演算法，Chiplet還可降低製程差異造成的效能波動，提高封裝層級效能一致性，並提升晶粒利用率。
不過，封裝尺寸持續放大，也為製程與系統可靠度帶來新挑戰。何軍指出，不同邏輯晶片、HBM、中介層與基板具有不同熱學及機械特性，整合密度愈高，材料間的熱膨脹差異、應力與翹曲問題就愈明顯。AI資料中心大量採用平行運算元件，若要將整體故障率控制在可接受範圍，個別封裝元件的品質甚至必須高於車規水準。
何軍強調，元件層級認證已不足以支撐下一階段AI系統，產業必須加速導入系統技術協同最佳化（STCO）。過去曾發生晶片在封裝測試階段表現正常，安裝至不同PCB與系統後，卻因板級結構、被動元件配置及機械應力差異而出現晶粒邊緣破裂，顯示驗證範圍必須由晶片與封裝延伸至PCB、SMT、散熱及整體系統。
2026/08/11 17:56
轉載自中時新聞網: https://www.chinatimes.com/realtimenews/20260811004172-260410
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